IBM presenta tecnología de chips con 100.000 millones de transistores que podría extender la Ley de Moore una década más

IBM ha revelado una arquitectura de chip que podría revolucionar la fabricación de semiconductores al apilar transistores en capas verticales, superando las limitaciones físicas que han amenazado el fin de la Ley de Moore, el principio que ha guiado la industria durante más de medio siglo.

El tamaño estándar actual de la industria para chips, medido en nanómetros (una milmillonésima parte de un metro y el tamaño de unos pocos átomos), ronda los dos nanómetros, según BBC. Sin embargo, IBM afirma que su nueva tecnología de chip equivale a aproximadamente 0.7 nanómetros, lo que podría convertirla en la primera tecnología de chip conocida por debajo de 1 nanómetro, según la misma fuente.

Jay Gambetta, director de IBM Research, describió la tecnología NanoStack como "un momento histórico" para el futuro de los chips, según BBC. "Con nuestra nueva arquitectura NanoStack, no solo estamos haciendo transistores más pequeños, estamos reinventando cómo se construyen los chips para ofrecer dramáticamente más potencia y eficiencia energética", dijo Gambetta.

Durante una conferencia de prensa, Gambetta afirmó que "no es solo un paso incremental, es un salto significativo hacia adelante", según MIT Technology Review. Dentro de una década, Gambetta espera que los chips con nanostacking se utilicen ampliamente en centros de datos, donde su eficiencia mejorada podría ayudar a las instalaciones a gestionar mejor su consumo de energía, según la misma fuente.

Rendimiento y eficiencia energética

En pruebas, el prototipo de IBM tuvo un rendimiento 50% mejor que su propio chip de 2 nanómetros y fue 70% más eficiente energéticamente, según BBC. La compañía afirmó impulsos similares en rendimiento cuando presentó su tecnología de chip de 2 nanómetros en 2021, diciendo en ese momento que sus pruebas de esos chips ligeramente más grandes produjeron saltos similares en rendimiento y eficiencia energética, según la misma fuente.

Comparado con la arquitectura de vanguardia anterior de IBM, la compañía informa que los chips construidos con este nuevo enfoque pueden hacer hasta 50% más trabajo en la misma cantidad de tiempo y ser hasta 70% más eficientes energéticamente, según MIT Technology Review.

El desafío de la Ley de Moore

Los transistores son los bloques de construcción de los chips de silicio, que proporcionan potencia de cómputo para la electrónica mundial, incluidos teléfonos inteligentes, consolas de juegos y computadoras portátiles, según BBC. También se han vuelto cruciales para las computadoras potentes alojadas en centros de datos, procesando una variedad de actividades digitales cotidianas desde streaming hasta banca en línea, y alimentando el auge de la inteligencia artificial generativa, según la misma fuente.

Cuantos más transistores puedan los fabricantes comprimir en un chip, más poderoso se vuelve el chip y, por lo tanto, más pueden hacer los dispositivos, según BBC. Al mismo tiempo, los diseñadores se esfuerzan por hacer los chips cada vez más pequeños, según la misma fuente.

Durante décadas, el número de transistores que se pueden colocar en un chip se ha duplicado cada dos años: este es un fenómeno conocido como la Ley de Moore, según BBC. Pero con miles de millones de transistores ahora en algunos chips, es cada vez más difícil de sostener y los expertos coinciden ampliamente en que este ritmo de crecimiento no puede continuar indefinidamente, según la misma fuente.

Durante los últimos quince años, los transistores se han acercado al límite donde la mecánica cuántica comienza a interferir con su función: solo unas pocas docenas de nanómetros de tamaño, y no pueden hacerse más pequeños, según MIT Technology Review.

La solución vertical: arquitectura de "rascacielos"

Para intentar extender la Ley de Moore, en lugar de tratar de meter más transistores en la superficie horizontalmente, los diseñadores de chips se han centrado durante algún tiempo en alternativas 3D, esencialmente alterando la forma de los transistores para hacerlos más altos, según BBC. El enfoque de IBM es apilar capas de ellos una encima de otra también, según la misma fuente.

Para ajustar más transistores en un chip, los ingenieros de toda la industria están considerando un giro hacia un enfoque familiar para los planificadores urbanos: construir hacia arriba, según MIT Technology Review. La nueva arquitectura, conocida como nanostack, apila verticalmente transistores en dos capas sobre un chip de silicio, según la misma fuente.

El profesor Alan Woodward, científico informático de la Universidad de Surrey, lo comparó con construir un gran bloque de apartamentos en lugar de casas en una ciudad, según BBC. "El NanoStack de IBM es como proponer un rascacielos de 100 pisos", dijo, añadiendo que en su opinión, los rivales más cercanos de la empresa como Samsung e Intel están más cerca de edificios de 30-50 pisos con su propio trabajo de chips 3D, según la misma fuente.

Proceso de fabricación capa por capa

Los ingenieros crearon el nuevo chip de IBM capa por capa, como un pastel, según MIT Technology Review. Comienzan fabricando transistores en una capa de silicio. Luego, colocan una capa de silicio encima de estos dispositivos y fabrican otra capa de transistores directamente encima de eso. Finalmente, crean las conexiones eléctricas entre las dos capas de transistores, según la misma fuente.

Este tipo de apilamiento vertical, que combina dos tipos de transistores, se conoce como transistor de efecto de campo complementario, o CFET, explicó Qing Cao, profesor de ciencia e ingeniería de materiales en la Universidad de Illinois en Urbana-Champaign, quien no participó en el trabajo, según MIT Technology Review.

La compañía no es la única que persigue este enfoque general. Los mayores fabricantes de chips (Intel, Samsung y TSMC), junto con el laboratorio de investigación competidor Imec en Bélgica, han estado investigando los CFET, según MIT Technology Review. IBM dice que su diseño se distingue por el hecho de que la segunda capa de transistores no se asienta directamente encima de los transistores de la primera capa; más bien, están escalonados, lo que la compañía dice que simplifica el cableado, entre otras ventajas, según la misma fuente.

Los CFET como los de la arquitectura nanostack de IBM contrastan con otro enfoque común para hacer chips de dos niveles, como el 3D V-Cache de AMD y la próxima tecnología LogicFolding de Huawei, según Cao citado por MIT Technology Review. En esos enfoques, los ingenieros fabrican los transistores en cada capa del chip de forma independiente antes de unir las dos. El nuevo método de IBM permite una alineación más precisa de las capas, lo que es importante para el rendimiento porque los transistores son muy pequeños, según Cao citado por la misma fuente.

Tecnología nanosheet como base

El nanostacking se basa en un enfoque llamado nanosheet, que se ha utilizado para fabricar transistores de vanguardia actuales desde alrededor de 2022, según MIT Technology Review. Un transistor es esencialmente una manguera a través de la cual fluyen electrones, con una válvula que puede activar o desactivar el flujo. Dentro del transistor, los electrones se mueven a través de un parche del silicio llamado canal. En el enfoque nanostack de IBM, el canal consiste en tres nanohojas que tienen cada una 15 átomos de espesor, espaciadas nueve nanómetros de distancia, según la misma fuente.

Cada generación de chips recibe un nombre. IBM se refiere a su tecnología nanostack como "sub-nanómetro", o nodo de "0.7 nanómetros", siguiendo una convención de la industria de larga data donde cada generación recibe el nombre de una longitud cada vez más pequeña, según MIT Technology Review. Pero "0.7 nanómetros" es un término de marketing y no corresponde a ninguna característica física del chip. La distancia entre transistores "ha estado manteniéndose en aproximadamente 40 nanómetros durante un período bastante largo de tiempo", según Cao citado por la misma fuente.

Desafíos técnicos y térmicos

Los desafíos que enfrentan los diseñadores de chips 3D incluyen el calor: los transistores pueden calentarse mientras trabajan y el calor sube, según BBC. Además, cuando las capas entre ellos son demasiado delgadas, a veces esto les impide apagarse cuando se supone que deben hacerlo, y esto impide que el chip funcione, según la misma fuente.

Un desafío central es lo que Cao llama "el presupuesto térmico", según MIT Technology Review. Esencialmente, significa que los ingenieros necesitan descubrir cómo construir cada capa sin derretir las conexiones a la que está debajo. Esto significa mantener los procesos de fabricación por debajo de 400°C. IBM descubrió cómo hacer la segunda pila a una temperatura lo suficientemente baja, aunque la compañía guarda silencio sobre sus métodos, según la misma fuente.

El grupo de Cao, por ejemplo, ha creado un método para apilar transistores capa por capa como IBM, donde crean la segunda capa con procesos por debajo de 200°C, según MIT Technology Review. Lo logran utilizando un tipo de transistor conocido como transistor sin unión, que se puede crear sin un paso típicamente requerido llamado dopaje, un proceso que inyecta átomos que no son de silicio en el silicio para ajustar las propiedades del material. El dopaje suele ser la parte más caliente de la fabricación de transistores. Cao piensa que desde una perspectiva de gestión térmica, su enfoque podría ser más fácil de escalar a múltiples niveles, aunque su demostración es solo una prueba de principio, según la misma fuente.

Plazos de producción y aplicaciones

Sin embargo, pasarán varios años antes de que la tecnología de chip pueda estar lista para entrar en producción, según BBC.

La arquitectura ofrece una forma general de diseñar transistores, e IBM se asociará con fabricantes de semiconductores para hacer los chips reales, según MIT Technology Review. Anticipa que los diseñadores de chips desplegarán el diseño en muchos tipos diferentes de chips, incluidos GPU y CPU. "Espero tener muchas conversaciones con diseñadores sobre cómo pueden usar esta tecnología", dijo Huiming Bu, vicepresidente de IBM de I+D de semiconductores global, en la conferencia de prensa que anunció el nuevo diseño, según la misma fuente.

Mirando hacia adelante, los fabricantes de chips pueden intentar aumentar la densidad de transistores construyendo en más niveles, como sugirió Bu en la conferencia de prensa, según MIT Technology Review. Sin embargo, enfrentarán desafíos prácticos. La fabricación introduce errores, lo que significa que un cierto número de chips son defectuosos al momento de la creación. "Aquí estás construyendo otra capa encima, así que si falla la capa superior o la inferior, todo tu chip va a fallar", según Cao citado por la misma fuente. Esta tasa de falla más alta en comparación con los chips de una sola capa será costosa, según la misma fuente.

Reacción de expertos

"Absolutamente, es transformacional", dijo Dan Hutcheson, vicepresidente de TechInsights, una compañía de análisis tecnológico, según MIT Technology Review. "Esto pone otros diez, quince años en la hoja de ruta", añadió según la misma fuente.

El profesor Woodward afirmó: "Creo que es justo decir que las propuestas de IBM son las más ambiciosas", según BBC.

Cao considera que el trabajo de IBM es "transformador" porque demuestra cómo apilar transistores "en una oblea completa usando una línea de fabricación de vanguardia", según MIT Technology Review. El nuevo enfoque impulsa la industria hacia adelante, según Cao citado por la misma fuente: "Estoy interesado en cuál es su aplicación estrella".